弹载雷达数字信号处理系统设计与开发

发布时间：2025-05-04 18:16

　　本文以弹载雷达数字信号处理系统设计与开发为主要研究内容,根据信号处理器的设计思路与开发流程,分别对数字信号处理系统设计及FPGA开发、弹载雷达综合测试系统介绍及回波仿真以及利用弹载雷达综合测试系统完成信号处理器的测试验证进行了详细介绍。首先,详细介绍了数字信号处理系统的硬件设计及FPGA开发。该信号处理器硬件平台以“小型化、低功耗、高可靠性、标准化”为主要设计方向,平台设计方案选用业界主流的FPGA+DSP架构,其中FPGA芯片选用XILINX公司的Virtex-6系列芯片,DSP芯片选用TI公司的TMS320C6678芯片。本文硬件开发工作主要围绕FPGA展开,FPGA作为主控芯片,主要控制完成AD采样,对采样结果进行数据预处理,主要包括数字下变频和脉冲压缩,以及将预处理后的结果通过高速串行通信接口SRIO乒乓传输给两片DSP芯片进行后续成像处理。其次,详细介绍了弹载雷达综合测试系统以及基于该系统的回波仿真。一般情况下,信号处理器的实际性能往往需要外场实验验证,这种方法费时费力,而且容易受到天气等外在条件的影响,此外全实物的导引头系统外设较多,造价较高,用于信号处理算法的测试验证会带来...

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【学位级别】：硕士

【部分图文】：

图2.4ADC内部结构框图

图2.4ADC内部结构框图下图2.5为模数转换模块的完整示意图，模拟信号由SSMB接口输入，经D8370放大器完成单端转差分以及放大，然后由ADS5463完成模数转换，将模号转换为12bit的差分信号，最后在AD芯片的输出时钟作用下发送给FPGA芯片

图3.5FIR滤波器核配置页面

图3.5FIR滤波器核配置页面3.4脉冲压缩算法

图3.8FFT核配置页面

26图3.8FFT核配置页面

图3.11SRIOIP核的设置界面

图3.11SRIOIP核的设置界面的界面设置选项中，包括链路位宽、传输速率、参考时钟中单lane工作速率我们选用3.125Gbps，位宽设置为4laz，ID号设置为8位，其余选项可以根据设计需要自行设置

本文编号：4042702