考虑软错误率优化的FPGA自动逻辑综合算法及验证

发布时间：2025-05-28 06:27

　　现场可编程逻辑门阵列FPGA（Field-Programmable Gate Array）被广泛地应用到各个领域中，如工业控制、嵌入式系统、密码学、航空飞船、网络等。这主要源于FPGA可提供高性能、低一次性工程费用成本，非常适合大电路的实现以及快速的上市时间。随着性能和容量的指数增长，集成电路的噪声容限减少，电源电压降低，低能量的粒子诱发SEU的可能性增大，使得SRAM型FPGA（简称SFPGA）容易受SEU影响而发生软错误。另一方面，FPGA的设计规模不断增大、复杂度不断上升，在应用中故障发生的可能性也随之提高，其设计可靠性直接影响产品的可靠性，因此必须对FPGA设计进行高效和充分的验证。本文的主要贡献包括： 1.由于SFPGA中互连资源的容软错误能力对电路整体可靠性的提高至关重要，本文提出了一种基于软错误率评估的SFPGA装箱方法SER-Tvpack，旨在自动逻辑综合阶段降低电路整体互连上的软错误敏感性，提高电路的可靠性，该方法可分为以下三个方面： a)装箱作为逻辑综合中关键的一步，直接影响到FPGA电路的性能。本文根据可编程逻辑块CLB（Configuration Logi...

【文章页数】：62 页

【学位级别】：硕士

【部分图文】：

图2.1重离子引发的SEU

图2.1重离子引发的SEU使得电路发生错误的功能翻转，导致电路功能错误，而该类型的错的当前状态，又不会对电路形成永久性的损害也不干扰以后的工作软错误，它是随机发生的、可恢复的。误是由宇宙辐射中的中子、封装材料中的α粒子撞击电路所造成的是一种间歇性的不可预测的硬件工作错....

图2.2SFPGA结构

图2.2SFPGA结构[24]化FPGA结构中，CLB由N个BLE组成，如图2.3(a)中所示，B用输入端，由内部互连线连接。BLE的组成结构如图2.3(b)，主要的LUT和一个D触发器组成，LUT和触发器的输出端通过一个多号输出。BLE....

图2.5开关盒中的CB受SEU影响发生的短路和开路故障

所有的组合时序逻辑功能都是通过CBs控制CLB和互连文献[3]可知，用于控制电路的互连资源结构的CBs约占78对SEU非常敏感，相关统计数据表明，在SFPGA中SEU引发次数约占SEU引发软错误总次数的80%。因此，只有充分增强单粒子翻转能力，才可....

图3.2SER-Tvpack算法的伪代码

图3.2SER-Tvpack算法的伪代码验证环境验证SER-Tvpack算法的有效性，本文对20个MCNC基准电路(最)进行实验，该网表电路用伯克莱ABC工具逻辑优化、工艺映射成s。实验验证的思路如图3.3所示。所有的算法和中间数据处理工具现，运行在一个....

本文编号：4048218